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Así, utilizando mapas de Karnaugh, obtenemos las ecuaciones simplificadas
y,
puesto que,
D(t)=Q, (t + 1J, según la tabla de excitación de este Flip-Flop, tenemos que:
YQ
,
x
10
01
11
\O
o
O
0)
1
O
1
Ji
1
O
1
O
s
= X' Y Q,' + XY ' Q,' + X' Y' Q, + XY Q,
S
=
XEIl YEIl
Q,
D = XY + ZY +ZX
D = X(
y
+ Q, ) +YQ,
XY
YQ
Q
Ou
01
00
°
I
O
f--
01
1
I
11
Recordemos que de las ecuaciones en el sumador completo, tenemos:
Z¡:;::::; C
i _
1
Z i+l
= C¡
Por lo tanto:
Q, (
t+
1J = D ( t J = X(
y
+ Q, J +YQ,
11
\O
r--
O
1
1
lJ
De donde se tiene que
Cou r=X(Y
+ Z)
+
YZ,
y
es así que,
COUT
=
D,
entonces el diseño
lógico con Fl ip-Flop D implica: Dos registros de desplazamiento, un circuito sumador completo
(F.A.J, donde se agregan el par de bits al pulso de reloj , un Flip-Flop D al que se le transfiere el
bit de arrastre del sumador. En la siguiente figura se muestra el diagrama lógico del sumador
serial construido Flip-F lops D.
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